Sign

Indicar signo de entrada

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Bibliotecas:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

Descripción

Para entradas reales, el bloque Sign produce como salida el signo de la entrada:

Entrada	Salida
Mayor que cero	1
Igual a cero	0
Menor que cero	–1

Cuando la entrada u es un escalar complejo, la salida del bloque coincide con el resultado de MATLAB^® para:

sign(u) = u./ abs(u)

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Ejemplos

Comportamiento del bloque Sign con entradas reales

En este ejemplo se muestra que, con entradas de un vector y matriz, el bloque produce un vector o una matriz como salida, donde cada elemento es el signo del elemento de entrada correspondiente.

model='ex_sign_block_matrix_input_real.slx';
open_system(model)

Comportamiento del bloque Sign con elementos complejos

En este ejemplo se muestra que, cuando un elemento de una entrada de un vector o una matriz es complejo, el bloque utiliza la misma fórmula que se aplica a la entrada de un escalar.

model='ex_sign_block_matrix_input_complex.slx';
open_system(model)

Ejemplos ampliados

Model Fault-Tolerant Fuel Control System

Combine Stateflow® with Simulink® to model hybrid systems. This type of modeling is particularly useful for systems that have numerous possible operational modes based on discrete events. Traditional signal flow is handled in Simulink while changes in control configuration are implemented in Stateflow. The model described in this example represents a fuel control system for a gasoline engine. The system is robust in that individual sensor failures are detected and the control system is dynamically reconfigured for uninterrupted operation.

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Modelo de fricción con topes

En este ejemplo se muestra cómo modelar la fricción en una dirección en Simulink®. Los dos integradores del modelo calculan la velocidad y la posición del sistema, que luego se usan en el modelo de fricción para calcular la fuerza de fricción.

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Puertos

Entrada

Port_1 — Señal de entrada

escalar | vector | matriz

Señal de entrada cuyo signo determinará la salida.

El bloque admite señales de entrada complejas únicamente para tipos de datos de punto flotante, double y single.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Soporte de números complejos: Sí

Salida

Port_1 — Señal de salida

escalar | vector | matriz

Señal de salida que es el signo de la señal de entrada.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean
Soporte de números complejos: Sí

Parámetros

Enable zero-crossing detection — Activar detección de cruces por cero

on (predeterminado) | off

Seleccione para activar la detección de cruces por cero. Para obtener más información, consulte Zero-Crossing Detection.

Uso programático

Parámetro de bloque: ZeroCross

Tipo: vector de caracteres | cadena

Valores: 'off' | 'on'

Predeterminado: 'on'

Sample time (-1 for inherited) — Intervalo entre muestreos

-1 (predeterminado) | escalar | vector

Especifique el intervalo de tiempo entre muestreos. Para heredar el tiempo de muestreo, establezca este parámetro en -1. Para obtener más información, consulte Especificar el tiempo de muestreo.

Dependencias

Este parámetro solo es visible si se establece en un valor distinto de -1. Para obtener más información, consulte, Blocks for Which Sample Time Is Not Recommended.

Uso programático

Parámetro de bloque: SampleTime

Tipo: escalar de cadena o vector de caracteres

Predeterminado: "-1"

Características del bloque

Tipos de datos	Boolean | double | fixed point | integer | single
Paso directo	sí
Señales multidimensionales	no
Señales de tamaño variable	no
Detección de cruce por cero	sí

Capacidades ampliadas

Generación de código C/C++
Genere código C y C++ mediante Simulink® Coder™.

Generación de código HDL

Genere código VHDL, Verilog y SystemVerilog para diseños FPGA y ASIC mediante HDL Coder™.

HDL Coder™ proporciona opciones de configuración adicionales que afectan a la implementación de HDL y la lógica sintetizada.

Arquitectura de HDL

Este bloque tiene una arquitectura de HDL predeterminada.

Propiedades del bloque HDL

ConstrainedOutputPipeline	Número de registros para colocar en las salidas moviendo los retrasos existentes dentro de su diseño. La canalización distribuida no redistribuye estos registros. El valor predeterminado es 0. Para obtener más información, consulte ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Número de fases de canalización de entrada que desea insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte InputPipeline (HDL Coder).
OutputPipeline	Número de fases de canalización de salida para insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte OutputPipeline (HDL Coder).

Soporte para datos complejos

Este bloque admite la generación de código para señales complejas.

Generación de código PLC
Genere código de texto estructurado mediante Simulink® PLC Coder™.

Conversión de punto fijo
Diseñe y simule sistemas en punto fijo mediante Fixed-Point Designer™.

Historial de versiones

Introducido antes de R2006a

Consulte también

Abs