J-K Flip-Flop
Modelar un circuito biestable J-K activado por flanco negativo
Bibliotecas:
Simulink Extras / Flip Flops
Descripción
El bloque J-K Flip-Flop modela un circuito biestable J-K activado por flanco negativo. El bloque J-K flip-flop tiene tres entradas, J, K y CLK. En el flanco negativo (descendente) de la señal de reloj (CLK), el bloque J-K Flip-Flop genera como salida Q y su complemento, !Q, según la siguiente tabla de verdad. En esta tabla de verdad, Qn-1 es la salida en la unidad de tiempo anterior.
Nota
El bloque J-K Flip-Flop trata una entrada distinta de cero como verdadera (1).
| J | K | Q n | !Q n |
|---|---|---|---|
| 0 | 0 | Q n-1 | !Q n-1 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | !Q n-1 | Q n-1 |
Cuando J es 1 y K es 0, el biestable cambia al estado establecido (Qn es 1). Cuando J es 0 y K es 1, el circuito biestable cambia al estado de reinicio (Qn es 0). Cuando tanto J como K son 0, el circuito biestable permanece en el estado anterior (Qn es Qn-1). Cuando tanto J como K son 1, el circuito biestable se activa (Qn es el complemento de Qn-1).
Señales lógicas como tipos de datos booleanos o dobles
Los ajustes del parámetro de configuración Implement logic signals as boolean data (vs. double) afectan a los tipos de datos de entrada y de salida del bloque J-K Flip-Flop porque este bloque es un subsistema enmascarado que usa el bloque Combinatorial Logic. Para obtener más información sobre este parámetro de configuración, consulte Implement logic signals as Boolean data (vs. double).
Puertos
Entrada
Salida
Parámetros
Historial de versiones
Introducido en R2008b
Consulte también
S-R Flip-Flop | Clock | D Latch | D Flip-Flop