S-R Flip-Flop

Modelar un biestable RS

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Simulink Extras / Flip Flops

Descripción

El bloque S-R Flip-Flop modela un biestable RS simple usando puertas NOR.

El bloque S-R Flip-Flop tiene dos entradas, S y R (S equivale a set y R equivale a reset), y dos salidas, Q y su complemento, !Q.

A continuación, se muestra la tabla de verdad del bloque S-R Flip-Flop. En esta tabla de verdad, Q_n-1 es la salida en la unidad de tiempo anterior.

Nota

El bloque S-R Flip-Flop trata una entrada distinta de cero como verdadera (1).

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

Cuando S es 1 y R es 0, el biestable cambia al estado establecido (Q_n es 1). Cuando R es 1 y S es 0, el biestable cambia al estado restablecido (Q_n es 0). Cuando tanto S como R son 0, el biestable permanece en el estado anterior (Q_n es Q_n-1).

Sugerencia

Evite el estado en el que R y S son ambos 1. En este estado, tanto Q como !Q son 0. Este estado no está definido porque !Q no es el complemento de Q. Para gestionar este estado, considere usar el bloque J-K Flip-Flop.

Señales lógicas como tipos de datos booleanos o dobles

Los ajustes del parámetro de configuración Implement logic signals as boolean data (vs. double) afectan a los tipos de datos de entrada y de salida del bloque S-R Flip-Flop porque este bloque es un subsistema enmascarado que usa el bloque Combinatorial Logic. Para obtener más información sobre este parámetro de configuración, consulte Implement logic signals as Boolean data (vs. double).

Puertos

Entrada

S — Establecer entrada

escalar

Establece una entrada, especificada como escalar, vector o matriz.

Dependencias

Los tipos de datos que acepta el bloque S-R Flip-Flop dependen de los ajustes del parámetro de configuración Implement logic signals as boolean data (vs. double):

• On: el bloque S-R Flip-Flop acepta únicamente señales de escalar real de tipo boolean.

• Off: el bloque S-R Flip-Flop acepta señales de escalar real de tipo boolean o double (ambas entradas deben ser del mismo tipo).

Tipos de datos: double | Boolean

R — Restablecer entrada

escalar

Restablece una entrada, especificada como escalar, vector o matriz.

Dependencias

Los tipos de datos que acepta el bloque S-R Flip-Flop dependen de los ajustes del parámetro de configuración Implement logic signals as boolean data (vs. double):

• On: el bloque S-R Flip-Flop acepta únicamente señales de escalar real de tipo boolean

• Off: el bloque S-R Flip-Flop acepta señales de escalar real de tipo boolean o double (ambas entradas deben ser del mismo tipo).

Tipos de datos: double | Boolean

Salida

Q — Señal de salida Q

escalar

Señal de salida Q, con las mismas dimensiones y tipo de datos que la entrada.

Tipos de datos: double | Boolean

!Q — Señal de salida !Q

escalar

Señal de salida !Q, con las mismas dimensiones y tipo de datos que la entrada.

Tipos de datos: double | Boolean

Parámetros

Initial condition (state of Q) — Valor inicial de la salida Q

0 (predeterminado) | escalar

Especifica el valor inicial de la salida Q. Un valor distinto de cero se trata como verdadero (1).

Uso programático

Parámetro de bloque: initial_condition

Tipo: vector de caracteres

Valores: escalar

Predeterminado: '0'

Capacidades ampliadas

Generación de código HDL

Genere código VHDL, Verilog y SystemVerilog para diseños FPGA y ASIC mediante HDL Coder™.

HDL Coder™ proporciona opciones de configuración adicionales que afectan a la implementación de HDL y la lógica sintetizada.

Arquitectura de HDL

Este bloque tiene una arquitectura de HDL predeterminada.

Propiedades del bloque HDL

General
ConstrainedOutputPipeline	Número de registros para colocar en las salidas moviendo los retrasos existentes dentro de su diseño. La canalización distribuida no redistribuye estos registros. El valor predeterminado es 0. Para obtener más información, consulte ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Número de fases de canalización de entrada que desea insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte InputPipeline (HDL Coder).
OutputPipeline	Número de fases de canalización de salida para insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte OutputPipeline (HDL Coder).

Historial de versiones

Introducido en R2008b

Consulte también

J-K Flip-Flop | Clock | D Latch | D Flip-Flop