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Compare To Zero

Determinar cómo se compara la señal con cero

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Bibliotecas:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Descripción

El bloque Compare To Zero compara una señal de entrada con cero. Para especificar cómo se compara la entrada con cero, utilice el parámetro Operator.

La salida es 0 si la comparación es falsa y 1 si es verdadera.

Ejemplos

Operaciones básicas con señales de tamaño variable limitado

En este ejemplo se muestra cómo generar señales de tamaño variable limitado y se ilustran algunas de las operaciones mediante dichas señales. En este ejemplo, generará señales de tamaño variable mediante los bloques Selector y Switch. Las señales se usan en operaciones matemáticas, creación de bus, selección de bus, concatenación de matrices e implementación de una ecuación de filtro discreta.

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Puertos

Entrada

Port_1 — Señal de entrada

escalar | vector | matriz

Señal de entrada, especificada como un escalar, un vector o una matriz, que se compara con cero. Si el tipo de datos de entrada no puede representar cero, se produce un desbordamiento de parámetros. Para detectar este desbordamiento, vaya al panel Diagnostics > Data Validity del cuadro de diálogo Configuration Parameters y establezca Parameters > Detect overflow en warning o error.

En este caso, el bloque compara la señal de entrada con el valor de referencia del tipo de datos de entrada. Por ejemplo, si tiene una señal de entrada del tipo fixdt(0,8,2^0,10), el tipo de datos de entrada puede representar enteros de 8 bits sin signo desde 10 hasta 265 debido a un sesgo de 10. El valor de referencia es 10 en lugar de 0.

Tipos de datos: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

Salida

Port_1 — Señal de salida

0 | 1 | escalar | vector | matriz

La salida es 0 si la comparación es falsa y 1 si es verdadera.

La salida del bloque es uint8 o boolean, dependiendo de la selección para el parámetro Output data type.

Tipos de datos: uint8 | Boolean

Parámetros

Operator — Operador lógico

<= (predeterminado) | == | ~= | < | >= | >

Este parámetro puede tener los siguientes valores:

• ==: determina si la entrada es igual a cero.

• ~=: determina si la entrada no es igual a cero.

• <: determina si la entrada es menor que cero.

• <=: determina si la entrada es menor que o igual a cero.

• >: determina si la entrada es mayor que cero.

• >=: determina si la entrada es mayor que o igual a cero.

Uso programático

Parámetro de bloque: relop

Tipo: vector de caracteres

Valores: '==' | '~='| '<' |'<='| '>='| '>'

Predeterminado: '<='

Output data type — Tipo de datos de salida

boolean (predeterminado) | uint8

Especifique el tipo de datos de la salida, boolean o uint8.

Uso programático

Parámetro de bloque: OutDataTypeStr

Tipo: vector de caracteres

Valores: 'boolean' | 'uint8'

Predeterminado: 'boolean'

Enable zero-crossing detection — Seleccione esta opción para activar la detección de cruces por cero

activado (predeterminado) | desactivado

Seleccione esta opción para activar la detección de cruces por cero. Para obtener más información, consulte Zero-Crossing Detection.

Uso programático

Parámetro de bloque: ZeroCross

Tipo: vector de caracteres

Valores: 'off' | 'on'

Predeterminado: 'on'

Características del bloque

Tipos de datos	Boolean | double | fixed point | half | integer | single
Paso directo	sí
Señales multidimensionales	sí
Señales de tamaño variable	sí
Detección de cruce por cero	sí

Más acerca de

Cobertura de modelos

Si tiene una licencia de Simulink^® Coverage™, el bloque Compare To Zero recibe cobertura de condiciones.

Mediciones de cobertura de condiciones:

• Número de veces en las que la comparación entre la entrada y cero es verdadera

• Número de veces que la comparación entre la entrada y cero es falsa

Si selecciona la métrica de cobertura Relational boundary (Simulink Coverage), el bloque Compare To Zero recibe cobertura de límites relacionales. Para obtener más información, consulte Relational Boundary Coverage (Simulink Coverage).

Capacidades ampliadas

Generación de código C/C++
Genere código C y C++ mediante Simulink® Coder™.

Generación de código HDL

Genere código VHDL, Verilog y SystemVerilog para diseños FPGA y ASIC mediante HDL Coder™.

HDL Coder™ proporciona opciones de configuración adicionales que afectan a la implementación de HDL y la lógica sintetizada.

Arquitectura de HDL

Este bloque tiene una arquitectura de HDL predeterminada.

Propiedades del bloque HDL

ConstrainedOutputPipeline	Número de registros para colocar en las salidas moviendo los retrasos existentes dentro de su diseño. La canalización distribuida no redistribuye estos registros. El valor predeterminado es 0. Para obtener más información, consulte ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Número de fases de canalización de entrada que desea insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte InputPipeline (HDL Coder).
OutputPipeline	Número de fases de canalización de salida para insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte OutputPipeline (HDL Coder).

Soporte para datos complejos

Este bloque admite la generación de código para señales complejas.

Generación de código PLC
Genere código de texto estructurado mediante Simulink® PLC Coder™.

Conversión de punto fijo
Diseñe y simule sistemas en punto fijo mediante Fixed-Point Designer™.

Historial de versiones

Introducido antes de R2006a

Consulte también

Compare To Constant | Logical Operator | Bitwise Operator | String Compare