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Zero-Order Hold

Implementar periodo de muestreo de una retención de orden cero

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Bibliotecas:
Simulink / Discrete
HDL Coder / Discrete

Descripción

El bloque Zero-Order Hold retiene su entrada durante el periodo de muestreo que especifique. Si la entrada es un vector, el bloque retiene todos los elementos del vector durante el mismo periodo de muestreo.

Puede especificar el tiempo entre muestras con el parámetro Sample time. Un ajuste de -1 significa que el bloque hereda el valor Sample time.

Sugerencia

No use el bloque Zero-Order Hold para crear una transición rápida a lenta entre bloques que operan a distintas tasas de muestreo. En su lugar, use el bloque Rate Transition.

Soporte para bus

El bloque Zero-Order Hold es un bloque compatible con bus. La entrada puede ser una señal de bus virtual o no virtual. No existe ninguna restricción específica de bloque. Todas las señales en una entrada de bus no virtual para un bloque Zero-Order Hold deben tener el mismo tiempo de muestreo, incluso si los elementos del objeto bus asociado especifican tiempos de muestreo heredados. Puede usar un bloque Rate Transition para cambiar el tiempo de muestreo de una señal individual o de todas las señales de un bus. Consulte Modify Sample Times for Nonvirtual Buses y Bus-Capable Blocks para obtener más información.

Puede usar un arreglo de buses como señal de entrada para un bloque Zero-Order Hold. Para obtener detalles sobre cómo definir y usar un arreglo de buses, consulte Group Nonvirtual Buses in Arrays of Buses.

Comparación con bloques similares

Los bloques Memory, Unit Delay y Zero-Order Hold proporcionan una funcionalidad similar, pero tienen distintas prestaciones. Además, la finalidad de cada bloque es diferente.

Esta tabla muestra el uso recomendado para cada bloque.

Bloque	Finalidad del bloque	Ejemplos de referencia
Unit Delay	Implemente un retraso utilizando un tiempo de muestreo discreto que especifique. El bloque acepta y produce como salida señales con un tiempo de muestreo discreto.	Engine Timing Model with Closed Loop Control (Subsistema Compression)
Memory	Implemente un retraso de una unidad de tiempo de integración principal. En condiciones ideales, el bloque acepta señales continuas (o fijas en una unidad de tiempo menor) y produce como salida una señal que está fija en una unidad de tiempo menor.	Building a Clutch Lock-Up Model (Subsistema Friction Mode Logic/Lockup FSM) Capture the Velocity of a Bouncing Ball with the Memory Block
Zero-Order Hold	Convierta una señal de entrada con un tiempo de muestreo continuo a una señal de salida con un tiempo de muestreo discreto.	Developing the Apollo Lunar Module Digital Autopilot Rastreo de radares con el bloque MATLAB Function

Cada bloque tiene las siguientes características.

Característica	Memory	Unit Delay	Zero-Order Hold
Especificación de condición inicial	Sí	Sí	No, porque la salida del bloque en la unidad de tiempo t = 0 debe coincidir con el valor de entrada.
Especificación de tiempo de muestreo	No, porque el bloque solo puede heredar tiempo de muestreo del bloque de activación o del solver usados para todo el modelo.	Sí	Sí
Soporte para señales basadas en tramas	No	Sí	Sí
Soporte para registro de estado	No	Sí	No

Ejemplos

Rastreo de radares con el bloque MATLAB Function

Este ejemplo muestra cómo usar un filtro de Kalman extendido con el bloque MATLAB® Function en Simulink® para estimar la posición de una aeronave a partir de las mediciones de un radar. La implementación del filtro se encuentra en el bloque MATLAB Function, y sus contenidos están almacenados en el propio modelo de Simulink.

Abrir modelo

Developing the Apollo Lunar Module Digital Autopilot

"Working on the design of the Lunar Module digital autopilot was the highlight of my career as an engineer. When Neil Armstrong stepped off the LM (Lunar Module) onto the moon's surface, every engineer who contributed to the Apollo program felt a sense of pride and accomplishment. We had succeeded in our goal. We had developed technology that never existed before, and through hard work and meticulous attention to detail, we had created a system that worked flawlessly." -Richard J. Gran, The Apollo 11 Moon Landing: Spacecraft Design Then and Now.

Abrir script en vivo

Puertos

Entrada

Port_1 — Señal de entrada

escalar | vector

Señal de entrada que el bloque retiene por un periodo de muestreo.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Salida

Port_1 — Señal de salida

escalar | vector

Señal de salida que es la entrada retenida por un periodo de muestreo.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Parámetros

Tiempo de muestreo (-1 para heredado) — Intervalo discreto entre momentos específicos de muestreo

-1 (predeterminado) | scalar

Especifique el intervalo de tiempo entre muestreos. Para heredar el tiempo de muestreo, establezca este parámetro en -1. Consulte Especificar el tiempo de muestreo en la documentación online para obtener más información.

No especifique un tiempo de muestreo continuo, ya sea 0 o [0,0]. Este bloque solo admite tiempos de muestreo discretos. Cuando este parámetro es -1, el tiempo de muestreo heredado debe ser discreto y no continuo.

Características del bloque

Tipos de datos	Boolean | bus | double | enumerated | fixed point | integer | single
Paso directo	sí
Señales multidimensionales	no
Señales de tamaño variable	no
Detección de cruce por cero	no

Capacidades ampliadas

Generación de código C/C++

Genere código C y C++ mediante Simulink® Coder™.

El código generado se basa en las funciones memcpy o memset (strong.h) bajo ciertas condiciones.

Generación de código HDL

Genere código Verilog y VHDL para diseños FPGA y ASIC mediante HDL Coder™.

HDL Coder™ proporciona opciones de configuración adicionales que afectan a la implementación de HDL y la lógica sintetizada.

Arquitectura de HDL

Este bloque tiene una arquitectura de HDL predeterminada.

Propiedades del bloque HDL

ConstrainedOutputPipeline	Número de registros para colocar en las salidas moviendo los retrasos existentes dentro de su diseño. La canalización distribuida no redistribuye estos registros. El valor predeterminado es 0. Para obtener más detalles, consulte ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Número de fases de canalización de entrada que desea insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más detalles, consulte InputPipeline (HDL Coder).
OutputPipeline	Número de fases de canalización de salida para insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más detalles, consulte OutputPipeline (HDL Coder).

Soporte para datos complejos

Este bloque admite la generación de código para señales complejas.

Generación de código PLC
Genere código de texto estructurado mediante Simulink® PLC Coder™.

Conversión de punto fijo
Diseñe y simule sistemas en punto fijo mediante Fixed-Point Designer™.

Historial de versiones

Introducido antes de R2006a

Consulte también

Memory | Unit Delay