Estadística
12 Preguntas
2 Respuestas
CLASIFICACIÓN
28.970
of 300.813
REPUTACIÓN
1
CONTRIBUCIONES
12 Preguntas
2 Respuestas
ACEPTACIÓN DE RESPUESTAS
66.67%
VOTOS RECIBIDOS
1
CLASIFICACIÓN
of 21.086
REPUTACIÓN
N/A
EVALUACIÓN MEDIA
0.00
CONTRIBUCIONES
0 Archivos
DESCARGAS
0
ALL TIME DESCARGAS
0
CLASIFICACIÓN
of 171.169
CONTRIBUCIONES
0 Problemas
0 Soluciones
PUNTUACIÓN
0
NÚMERO DE INSIGNIAS
0
CONTRIBUCIONES
0 Publicaciones
CONTRIBUCIONES
0 Público Canales
EVALUACIÓN MEDIA
CONTRIBUCIONES
0 Temas destacados
MEDIA DE ME GUSTA
Feeds
Pregunta
How to set Unconditional Transition State for Else Statement in HDL Coder with a Counter?
Hi, in the HDL Coder Guideline, it is recommended to insert an unconditional Else transition: "Insert Unconditional Transition ...
casi 2 años hace | 1 respuesta | 0
1
respuestaPregunta
Simulink - Bus Creatro - how to set unused bus to "zero"?
Hi, in my model, I use many buses with many more signals, which go to different subsystems. For different testcases, only some...
más de 2 años hace | 1 respuesta | 0
1
respuestaHow do you generate a registered output from Stateflow?
Update: starting with R2022b, the ClockDrivenOutput parameter for stateflow is available for Moore charts. https://de.mathworks...
más de 2 años hace | 0
Pregunta
The top design unit selected for HDL code generation may not be inside a triggered subsystem.
Hi, why was this limitation intoduced in Matlab? In Matlab 2019, this limitation is not there. I wanted to port my model to Ma...
más de 3 años hace | 1 respuesta | 0
1
respuestaPregunta
HDL Coder reset - asynchronous and synchronous possible?
Hi, is it possible to generate HDL code with both, asynchronous and synchronous reset? https://de.mathworks.com/help/hdlfilter...
casi 6 años hace | 1 respuesta | 0
1
respuestaPregunta
stateflow hdl code generation hierachy flatten
Hi, I use stateflow for HDL-Code generation of an fsm. The stateflow has several hierachies. The hierachies are mainly for rea...
casi 6 años hace | 1 respuesta | 0
1
respuestaPregunta
HDL Coder custom file header - settings
Hi, generating VHDL-Code with HDL coder, there are some informations (like filename, date, module) in the default header. It ...
alrededor de 6 años hace | 1 respuesta | 0
1
respuestaPregunta
HDL Coder to / downto order
Hi, I'm using HDL Coder to generade VHDL code for a simulink block. In the entity, the port order is generated as follow: for...
alrededor de 6 años hace | 2 respuestas | 0
2
respuestasHow do you generate a registered output from Stateflow?
I have exactly the same question!
alrededor de 6 años hace | 0
Pregunta
HDL Coder 'abs' : Double and complex data types not supported.
I'm using a simulink model to generate HDL code for simulation, with double values. The error is clear, as "Double and complex ...
más de 6 años hace | 1 respuesta | 0
1
respuestaPregunta
stateflow variant states possible?
Is is possible to add variants of a state inside a stateflow diagram, similar to variant subsystems in simulink?
más de 6 años hace | 3 respuestas | 1
3
respuestasPregunta
Why don't i get a data type mismatch error?
Hi, following is inside my simulink model: a Stateflow chart, inside this chart: a 2-dimensional array a(5,5), data type...
más de 6 años hace | 0 respuestas | 0
0
respuestasPregunta
HDL Coder disable Clock Enable output port
How can I disable the Clock Enable output port in generated VDHL-Code? I can specify the name In HDL Code Generation -> Global ...
casi 7 años hace | 2 respuestas | 0
2
respuestasPregunta
How do I display logged local data of stateflow in Logic Analyzer
I would like to log a Local variable in a stateflow diagram and view it in the Logic Analyzer together with other signals. I've...
casi 7 años hace | 1 respuesta | 0
