Mixed-Signal Blockset

Diseño y simulación de sistemas analógicos y de señal mixta

 

Mixed-Signal Blockset™ proporciona modelos de componentes y distorsiones, herramientas de análisis y test benches para diseñar y verificar circuitos integrados (ICs) de señal mixta.

Es posible modelar PLLs, convertidores de datos y otros sistemas con distintos niveles de abstracción y explorar una serie de arquitecturas de IC. Podrá personalizar los modelos para incluir distorsiones como los efectos de la cuantización, el ruido y la no linealidad, así como ajustar la descripción del sistema mediante una metodología top-down.

Gracias a los test benches proporcionados, podrá verificar el rendimiento del sistema y aumentar la fidelidad de la simulación mediante el ajuste de las características de medición o los resultados de la simulación a nivel de circuito. La simulación rápida a nivel de sistema mediante solvers de Simulink® de paso variable permite depurar la implementación e identificar defectos de diseño antes de simular el IC a nivel de transistor.

Con Mixed-Signal Blockset es posible simular componentes de señal mixta junto con lógica de control y algoritmos de DSP complejos. Como resultado, los equipos de diseño analógico y digital pueden trabajar a partir de la misma especificación ejecutable.

Diseño a nivel de sistema

Diseñe sistemas de señal mixta mediante modelos de arquitecturas habituales. Establezca los parámetros del modelo con valores procedentes de hojas de especificaciones. Siga una metodología top-down y utilice modelos white-box como punto de partida para su diseño.

Diseño de PLLs

Diseñe y simule lazos de enganche de fase (PLLs) a nivel de sistema. Las arquitecturas habituales incluyen PLLs de número entero con prescalers de módulo simple o dual y PLLs de número fraccionario con acumuladores o moduladores delta-sigma. Verifique y visualice la respuesta de lazo abierto y lazo cerrado de su diseño.

PLL de número fraccionario con modulador delta-sigma.

Diseño de ADCs

Diseñe y simule convertidores de datos analógicos a digitales (ADCs) a nivel de sistema, incluidas las distorsiones de sincronización y cuantización. Las arquitecturas habituales incluyen ADCs flash y SAR (registro de aproximación sucesiva).

ADC SAR con scope Time.

Modelos de comportamiento de señal mixta

Diseñe sistemas de señal mixta personalizados mediante bloques constitutivos e incluya distorsiones habituales.

Librería de bloques

Diseñe su sistema de señal mixta mediante bloques como bombas de carga, filtros de lazo, detectores de frecuencia de fase (PFDs), osciladores controlados por voltaje (VCOs), divisores de reloj y fuentes de reloj de muestreo, entre otros. Es posible perfeccionar los modelos analógicos en un nivel de abstracción menor mediante Simscape Electrical™.

Librería de bloques constitutivos de PLL.

Modelado de distorsiones

Modele las distorsiones provocadas por efectos de sincronización, ruido de fase, fluctuación, fuga, etc. en su simulación.

Imperfecciones de sincronización

Modelice tiempos de subida y caída, velocidades de variación finita y retardos temporales variables en sus lazos de realimentación. Con los efectos de sincronización modelizados, es posible ejecutar simulaciones para evaluar la estabilidad y calcular los tiempos de cierre.

Efectos de fluctuación en una señal de reloj.

Fluctuación y ruido de fase

Modele la fluctuación de apertura en ADCs y especifique perfiles de ruido de fase arbitrarios en el dominio de la frecuencia para VCOs y PLLs. Visualice los efectos con el scope Eye Diagram.

Perfil del ruido de fase de un VCO.

Pruebas y verificación

Verifique el rendimiento de PLLs y ADCs con métricas específicas de aplicación. Reutilice su test bench en herramientas de diseño de ICs de terceros.

Test benches

Mida el tiempo de cierre, el perfil de ruido de fase y la frecuencia operativa de PLLs y caracterice el rendimiento de bloques de la librería como VCOs, PFDs y bombas de carga. Mida las características de CA/CC y la fluctuación de apertura de los ADCs.

Test bench de ADC.

Integración con entornos de simulación de ICs

Reutilice modelos de señal mixta a nivel de sistema en su entorno de diseño de ICs mediante la cosimulación o la generación de un módulo de SystemVerilog mediante HDL Verifier™. Para la parte digital del sistema, puede generar código HDL sintetizable mediante HDL Coder™.

Cosimulación con Cadence® Virtuoso® AMS Designer.

Funcionalidades más recientes

Nuevos ejemplos de ADC

Aprenda a evaluar y comparar el rendimiento de diferentes ADC.

Nuevos ejemplos de PLL

Aprenda a diseñar y analizar PLL, incluido el ruido de fase.

Consulte las notas de la versión para obtener detalles sobre estas características y las funciones correspondientes.

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