Preparar y analizar modelos
Utilice Simulink® Design Verifier™ para guiar el proceso de diseño mientras crea el modelo. Evite fallos potenciales ejecutando análisis de manera iterativa a medida que actualiza el modelo. Si ya tiene un diseño existente en Simulink, configure partes del diseño para el análisis de Simulink Design Verifier.
Si tiene un modelo, subsistema o subgráfico existente en Simulink, configure partes del diseño para el análisis de Simulink Design Verifier. Utilice el enfoque ascendente, analizando en primer lugar los componentes más pequeños, para obtener mejores resultados con un modelo grande o complejo.
Conceptos básicos sobre el análisis de modelos
Categorías
- Analizar modelos o subsistemas
Prepare modelos o subsistemas para su análisis y ejecútelo
- Solucionar incompatibilidades de modelos o tiempos de espera en el análisis
Ajuste el modelo, parámetros del modelo u opciones de análisis para optimizar el analizar del modelo
- Configuración de parámetros
Visión general de la configuración de parámetros para el análisis de Simulink Design Verifier
- Reducir la complejidad de un modelo
Analice modelos de gran tamaño utilizando un enfoque ascendente, definiendo reglas de sustitución de bloques
- Prácticas recomendadas para análisis de Simulink Design Verifier
Prácticas recomendadas, consideraciones y limitaciones de soporte para análisis de Simulink Design Verifier
Ejemplos destacados
Simulate Harness Model with Signal Editor Inputs Block
Generate model coverage report by simulating the test harness model with the Signal Editor Inputs block. You can simulate a single test case or counterexample by selecting the active scenario in the Signal Editor dialog box. For more information see, Simulate Harness Model by Using the Signal Editor Inputs Block.
Test Condition Block
Constrain input values. The Test Condition block forces the input value to be either 0 or 1.
Test Objective Block
The use of two custom Test Objective blocks. The block "True" forces the output signal to be 2. The block "Edge" inside "Masked Objective" specifies that the output signal transition from 2 to 1.
Use Observer Reference Block for Test Case Generation
Generate test cases using Observer Reference blocks.
Generate Parameters Values
Tune parameters using parameter configuration file for Simulink® Design Verifier™ analysis. The model contains the parameter control_mode that enables the active controller and selects its output to be the model output. Simulink Design Verifier treats this parameter as an input that is constrained to be either 1 or 2 and generates the appropriate value for each test case.
Debounce Temporal Properties
Model temporal system requirements for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
Power Window Controller Temporal Properties
Model temporal system requirements in a power window controller model for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
