Deep Learning HDL Toolbox

Prototipe y despliegue redes de deep learning en FPGA y SoC

Deep Learning HDL Toolbox™ proporciona funciones y herramientas para prototipar e implementar redes de deep learning en FPGA y SoC. Ofrece flujos de bits prediseñados para ejecutar diversas redes de deep learning en dispositivos FPGA y SoC soportados de Xilinx^® e Intel^®. Las herramientas de análisis y estimación permiten personalizar una red de deep learning mediante la exploración de tradeoffs de diseño, rendimiento y utilización de recursos.

Deep Learning HDL Toolbox permite personalizar la implementación en hardware de su red de deep learning y generar código Verilog^® y VHDL^® portátil y sintetizable para el despliegue en cualquier FPGA (con HDL Coder™ y Simulink^®).

Más información:

Inferencia de deep learning en FPGA
Inferencia basada en FPGA en MATLAB
Personalización de redes
Despliegue de implementaciones RTL personalizadas

Inferencia de deep learning en FPGA

Prototipe e implemente redes de deep learning en FPGA para el despliegue en edge.

Procesador de deep learning programable

Esta toolbox incluye un procesador de deep learning que ofrece convolución genérica y capas totalmente conectadas controladas por lógica de planificación. Este procesador de deep learning realiza inferencias basadas en FPGA de redes desarrolladas con Deep Learning Toolbox™. Las interfaces de memoria de alto ancho de banda aceleran las transferencias de memoria de datos de capa y peso.

Arquitectura del procesador de deep learning

Redes y capas soportadas actualmente

El procesador de deep learning contiene convolución genérica y módulos de procesamiento totalmente conectados que están programados para ejecutar la red especificada.

Arquitectura del procesador de deep learning.

Compilación y despliegue

Compile su red de deep learning en un conjunto de instrucciones que el procesador de deep learning deberá ejecutar. Realice el despliegue en la FPGA y ejecute la predicción mientras captura las métricas de rendimiento reales en el dispositivo.

Despliegue de una red de transferencia del aprendizaje para la detección de carriles

Comparación de AlexNet, VGG-19 o DarkNet-19 para clasificar imágenes en una FPGA

Detección de vehículos usando YOLO v2 en FPGA

Compile su red de deep learning en un conjunto de instrucciones que se desplegará en el procesador de deep learning.

Compilación y despliegue de una red YOLO v2.

Introducción a las secuencias de bits prediseñadas

Prototipe su red sin programación de FPGA utilizando los flujos de bits disponibles para kits de desarrollo de FPGA de uso habitual.

Pruebe deep learning en FPGA con solo 5 líneas adicionales de código de MATLAB

Soporte para FPGA y SoC de Xilinx en Deep Learning HDL Toolbox

Soporte para FPGA y SoC de Intel en Deep Learning HDL Toolbox

Uso de MATLAB para realizar prototipado de Deep Learning en FPGA de Xilinx

Inferencia basada en FPGA en MATLAB

Realice inferencias de deep learning en FPGA desde MATLAB.

Creación de una red para su despliegue

Comience utilizando Deep Learning Toolbox para diseñar, entrenar y analizar su red de deep learning para tareas tales como detección o clasificación de objetos. También puede empezar importando una red o capas entrenadas desde otros marcos de trabajo.

Transferencia del aprendizaje con AlexNet

Creación de una red de deep learning simple para realizar la clasificación

Importación, exportación y personalización de deep learning

Deep Learning con MATLAB: transferencia del aprendizaje en 10 líneas de código de MATLAB

Despliegue de la red en la FPGA

Una vez que haya entrenado una red, utilice el comando deploy para programar la FPGA con el procesador de deep learning junto con la interfaz de Ethernet o JTAG. A continuación, utilice el comando compile para generar un conjunto de instrucciones para su red entrenada sin necesidad de reprogramar la FPGA.

Introducción al despliegue FPGA de deep learning en un SoC Xilinx ZCU102 a través de Ethernet

Introducción al despliegue FPGA de deep learning en un SoC Intel Arria 10 a través de JTAG

Despliegue rápido a través de Ethernet

Uso de MATLAB para configurar la placa y la interfaz, compilar la red y desplegarla en la FPGA.

Utilice MATLAB para configurar la placa y la interfaz, compilar la red y desplegarla en la FPGA.

Ejecución de inferencias basadas en FPGA como parte de su aplicación de MATLAB

Ejecute toda su aplicación en MATLAB^®, incluidos el banco de pruebas, los algoritmos de preprocesamiento y posprocesamiento, y la inferencia de deep learning basada en FPGA. Un solo comando de MATLAB, predict, realiza la inferencia en la FPGA y devuelve los resultados al área de trabajo de MATLAB.

Red de detección de defectos entrenada y personalizada

Despliegue de una red de transferencia del aprendizaje para la detección de carriles

Bucle de MATLAB que captura una imagen, la preprocesa redimensionándola para AlexNet, ejecuta inferencias de deep learning en la FPGA y, después, posprocesa y muestra los resultados.

Ejecución de aplicaciones de MATLAB que realizan inferencias de deep learning en la FPGA.

Personalización de redes

Ajuste su red de deep learning para cumplir con los requisitos específicos de la aplicación en su dispositivo FPGA o SoC de destino.

Análisis de la inferencia de FPGA

Mida la latencia en el nivel de capa mientras ejecuta predicciones en la FPGA para encontrar cuellos de botella de rendimiento.

Análisis del rendimiento de inferencia en FPGA

Análisis de Logonet en un SoC Intel Arria 10

Métricas de análisis de inferencia de deep learning.

Análisis de la inferencia de una red de deep learning en una FPGA desde MATLAB.

Ajuste del diseño de las redes

Usando las métricas de análisis, ajuste la configuración de su red con Deep Learning Toolbox. Por ejemplo, utilice Deep Network Designer para agregar y eliminar capas o crear nuevas conexiones.

Creación, visualización y edición interactiva de redes de Deep Learning (3:54)

Uso exclusivo de las capas de convolución de la red Resnet-50 en una FPGA

Deep Network Designer

Prototipado y ajuste de una red de Deep Learning en FPGA

Cuantización de deep learning

Reduzca la utilización de recursos cuantizando su red de deep learning en una representación de punto fijo. Analice los tradeoffs entre precisión y utilización de recursos con el paquete de soporte de Model Quantization Library.

Cuantización en punto fijo de deep learning

¿Qué es la cuantización int8 y por qué se utiliza tanto en las redes neuronales profundas?

Clasificación de imágenes en FPGA usando una red DAG cuantizada

Cuantización y despliegue de una red profunda con Deep Learning Toolbox Model Quantization Library

Despliegue de implementaciones RTL personalizadas

Despliegue implementaciones RTL personalizadas del procesador de deep learning en cualquier dispositivo FPGA, ASIC o SoC con HDL Coder.

Configuración personalizada del procesador de deep learning

Especifique las opciones de arquitectura de hardware para implementar el procesador de deep learning, tales como el número de subprocesos paralelos o el tamaño máximo de una capa.

Flujo de trabajo de configuración personalizada del procesador

Importación, exportación y personalización de deep learning

Generación de HDL para un procesador de deep learning

Generación de RTL sintetizable

Use HDL Coder para generar RTL sintetizable desde el procesador de deep learning para su uso en diversos flujos de trabajo y dispositivos de implementación. Reutilice el mismo procesador de deep learning para el despliegue en prototipos y en producción.

Configuración y generación de un procesador personalizado de deep learning

Generación de un flujo de bits personalizado

La clase dlhdl.BuildProcessor genera RTL sintetizable a partir del procesador de deep learning personalizado.

Generación de RTL sintetizable desde el procesador de deep learning.

Generación de núcleos IP para realizar la integración

Cuando HDL Coder genera RTL desde el procesador de deep learning, también genera un núcleo IP con interfaces AXI estándar para la integración en su diseño de referencia de SoC.

Introducción al flujo de trabajo de codiseño de hardware-software para la plataforma MPSoC Xilinx Zynq UltraScale+

Introducción al flujo de trabajo de codiseño de hardware-software para dispositivos SoC de Intel