Import HDL for Cosimulation with Simulink
Simulink® is used widely for system-level simulation and early verification in FPGA and ASIC design projects. Many of these projects have blocks and subsystems that have already been written in VHDL® or Verilog®. HDL Verifier™ can import this handwritten or reused code into a cosimulation block that connects Simulink to an HDL simulator from Mentor® or Cadence®.
This video demonstrates the workflow for importing VHDL for a CORDIC function that will simulate in Mentor Questa® connected to the test environment in Simulink. It also details how to specify data types and sample time mapping for accurate and efficient cosimulation.
Published: 25 May 2017
Featured Product
HDL Verifier
Seleccione un país/idioma
Seleccione un país/idioma para obtener contenido traducido, si está disponible, y ver eventos y ofertas de productos y servicios locales. Según su ubicación geográfica, recomendamos que seleccione: .
También puede seleccionar uno de estos países/idiomas:
Cómo obtener el mejor rendimiento
Seleccione China (en idioma chino o inglés) para obtener el mejor rendimiento. Los sitios web de otros países no están optimizados para ser accedidos desde su ubicación geográfica.
América
- América Latina (Español)
- Canada (English)
- United States (English)
Europa
- Belgium (English)
- Denmark (English)
- Deutschland (Deutsch)
- España (Español)
- Finland (English)
- France (Français)
- Ireland (English)
- Italia (Italiano)
- Luxembourg (English)
- Netherlands (English)
- Norway (English)
- Österreich (Deutsch)
- Portugal (English)
- Sweden (English)
- Switzerland
- United Kingdom (English)
Asia-Pacífico
- Australia (English)
- India (English)
- New Zealand (English)
- 中国
- 日本Japanese (日本語)
- 한국Korean (한국어)