Los equipos de ingeniería de diseño de circuitos integrados utilizan MATLAB y Simulink para optimizar el diseño, verificación y prototipado de circuitos integrados a lo largo del ciclo de desarrollo.
Con MATLAB y Simulink, puede:
- Utilizar diseño basado en modelos para optimizar la exploración de arquitecturas, realizar verificación en etapas iniciales, acelerar el proceso de verificación, y reducir el tiempo y los costes de desarrollo
- Generar código RTL sintetizable, y bancos de pruebas y modelos de C/C++, HDL, System C e IBIS-AMI para acelerar el prototipado, implementación y verificación
- Reutilizar modelos de MATLAB y Simulink existentes dentro de flujos de trabajo de automatización del diseño electrónico (EDA), y utilizarlos como modelos de referencia de alto nivel, generadores de estímulos, y bancos de pruebas validados
- Optimizar la eficiencia de diseños de señales analógicas y mixtas con automatización, generación de informes avanzados, ajuste de curvas e IA
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Diseño y verificación de semiconductores
Agilice la exploración de arquitecturas, optimice el posprocesamiento de la simulación y comience la verificación en etapas iniciales con MATLAB y Simulink
Agilice la exploración de arquitecturas
Con MATLAB, puede analizar arquitecturas de sistemas de alto nivel; por ejemplo, para decidir entre un modulador sigma-delta de segundo o tercer orden, o seleccionar el mejor tipo de lazo de seguimiento de fase (PLL). A medida que la integración y los nodos de procesos avanzados aumentan la complejidad de interacciones analógicas-digitales, es posible que se enfrente a desafíos de modelado, verificación y análisis de ruido de sistemas. MATLAB y Simulink permiten modelar circuitos analógicos, controladores digitales, FSM y elementos de DSP conjuntamente, lo que facilita el análisis hipotético y la verificación en etapas iniciales. Puede reutilizar estos modelos en flujos EDA y fomentar un enfoque shift-left. Mixed-Signal Blockset permite explorar el espacio de diseño y realizar análisis estáticos de PLL, lo que ayuda a identificar el mejor punto de partida para los diseños. SerDes Toolbox permite modelar, analizar y simular sistemas SerDes y generar automáticamente modelos IBIS-AMI duales con PAMn.
Analice y optimice diseños
Los productos de MATLAB y Simulink permiten analizar y optimizar diseños de circuitos integrados de señales mixtas. Puede importar y analizar resultados de simulación de gran tamaño de Cadence® Virtuoso® ADE Explorer y Assembler con MATLAB, identificar tendencias de datos, generar informes y optimizar diseños. La app SerDes Designer permite diseñar enlaces de comunicación alámbrica empleando análisis estadístico, y explorar configuraciones de ecualizador para mejorar el rendimiento de un canal. Puede realizar experimentos con múltiples parámetros, extraer métricas de diseño, y visualizar formas de onda de enlaces de alta velocidad como DDR5, PCIe y PAM. Además, puede automatizar simulaciones, analizar datos, y crear visualizaciones directamente desde la línea de comandos de MATLAB.
Más información
- Mixed-Signal Analyzer: Integración con Cadence Virtuoso
- Análisis de un backplane con tarjetas de línea
- Exploración de la interfaz de Signal Integrity Toolbox con DOE y modelado de superficies de respuesta
- Optimización del tamaño de transistores de un circuito analógico para obtener el mejor rendimiento
- Optimización de altura de ojos en un modelo de sistema SerDes
Realice integración con flujos de trabajo de diseño de EDA
Puede realizar análisis y optimización de RTL, evaluaciones de potencia, rendimiento y área (PPA) en etapas iniciales generando código Verilog®, SystemVerilog y VHDL® portátil y sintetizable a partir de funciones de MATLAB, modelos de Simulink y gráficos de Stateflow. Esta prestación, junto con la posibilidad de optimizar código RTL para velocidad y área, resaltar rutas críticas y obtener estimaciones de recursos, permite aplicar un enfoque shift-left al ciclo de diseño y verificación. Un asesor de flujo de trabajo automatiza el prototipado en tarjetas AMD®, Intel® y Microchip, y genera núcleos PI para flujos de trabajo de ASIC y FPGA. La trazabilidad garantiza la verificación de código para aplicaciones de alta integridad que cumplan con estándares como DO-254.
Vídeos
- De MATLAB a RTL optimizado en minutos con HDL Coder y Cadence Stratus HLS (42:01)
- De algoritmos a implementación en FPGA/ASIC con MATLAB y Simulink (57:05)
- Solución innovadora de procesamiento de señales GSPS con MATLAB y Simulink para FPGA SoC (17:11)
- Desarrollo de LiDAR de próxima generación con diseño basado en modelos (12:40)
Casos prácticos
- Renesas diseña e implementa un núcleo PI para el procesamiento de imágenes en ASIC con diseño basado en modelos
- Rambus desarrolla bloques de DSP para ASIC empleando síntesis de alto nivel con HDL Coder
- Generación de código HDL conforme con requisitos espaciales para un procesador de comunicación satelital UHF en Thales Alenia Space
- LG Electronics desarrolla un faro inteligente con prototipado rápido
- Semtech acelera el desarrollo con FPGA y ASIC de receptores digitales
Realice verificación en etapas iniciales
Comenzar en niveles de abstracción más altos con MATLAB y Simulink permite desarrollar bancos de pruebas y modelos algorítmicos estrechamente alineados con requisitos de sistema. Los modelos SystemVerilog DPI-C generados a partir de MATLAB y Simulink facilitan la creación de entornos de verificación de RTL, como UVM, o bancos de pruebas para modelos SPICE®. Esto permite realizar verificación en etapas iniciales, y reutilizar modelos en nivel de sistema validados por el equipo de trabajo de arquitectura. Cuando el diseño esté listo, puede verificar los algoritmos mediante cosimulación, con bancos de pruebas en MATLAB o Simulink, y diseños en simuladores como Cadence® Xcelium™, AMS, Spectre, Synopsys® VCS®, Siemens® Questa™ o AMD® Vivado®. Este enfoque puede mejorar significativamente la productividad y reducir los tiempos de verificación.
Casos prácticos
- NXP Semiconductors: Verificación de entorno-in-the-loop de diseños de circuitos integrados de radares de automoción
STMicroelectronics: Reutilización de componentes de Simulink en entornos de diseño y verificación en nivel de chip - Marvell Semiconductor, SeriaLink Systems y MathWorks (DesignCon 2022): Validación Shift-Left de señales mixtas de SerDes en fases iniciales
- Allegro Microsystems: Verificación basada en modelos en el desarrollo de ASIC para automoción
- ROHM Semiconductor: Desarrollo de circuitos integrados más eficientes con diseño basado en modelos
