Simulink Design Verifier™ utiliza métodos formales para identificar errores de diseño ocultos en modelos. Detecta bloques en el modelo que dan como resultado un desbordamiento de enteros, lógica fallida, infracciones de acceso a arrays y división por cero. Puede verificar formalmente que el diseño cumple con los requisitos funcionales. Por cada error de diseño o infracción de requisitos, se genera un caso de prueba de simulación para la depuración.

Simulink Design Verifier genera casos de prueba para satisfacer los objetivos personalizados y de cobertura de modelos con el fin de ampliar los casos de prueba existentes basados en requisitos. Estos casos de prueba hacen que su modelo cumpla con los objetivos de condición, decisión, condición/decisión modificada (MCDC) y cobertura personalizada. Además de los objetivos de cobertura, puede especificar objetivos de pruebas personalizadas para generar automáticamente casos de prueba basados en requisitos.

El soporte para estándares de la industria está disponible a través de IEC Certification Kit (ISO 26262 y IEC 61508) y DO Qualification Kit (DO-178 y DO-254).