Simulink Design Verifier
Identifique errores de diseño, demuestre el cumplimiento de requisitos y genere pruebas
Simulink Design Verifier™ utiliza métodos formales para identificar errores de diseño ocultos en modelos. Detecta bloques en el modelo que provocan desbordamiento de enteros, lógica muerta, infracciones de acceso a arrays y divisiones por cero. Puede verificar formalmente que el diseño satisfaga los requisitos funcionales. Por cada error de diseño o infracción de requisitos, se genera un caso de prueba de simulación para la depuración.
Simulink Design Verifier genera casos de pruebas para satisfacer los objetivos personalizados y de cobertura de modelos con el fin de ampliar los actuales casos de pruebas basados en requisitos. Estos casos de pruebas hacen que su modelo satisfaga los objetivos de condición, decisión, cobertura de condición/decisión modificada (MCDC) y cobertura personalizada. Además de los objetivos de cobertura, puede especificar objetivos de pruebas personalizadas para generar automáticamente casos de pruebas basados en requisitos.
El soporte para estándares del sector está disponible a través de IEC Certification Kit (para IEC 61508 e ISO 26262) y DO Qualification Kit (para DO-178).
Comience:
Errores en tiempo de ejecución y errores de diagnóstico
Antes de ejecutar las simulaciones, puede detectar errores en tiempo de ejecución y de modelado, incluidos errores de desbordamiento de enteros, división por cero, array fuera de límites, valores por debajo de lo normal y punto flotante, así como errores de validez de datos.
Lógica muerta
Localice objetos en su modelo que no puedan ser activados durante la simulación y ejecución de código generado. |
Visualización de la lógica muerta en sus modelos.
Casos de pruebas para aumentar la cobertura
Aumente y amplíe los casos de pruebas creados de forma manual existentes para solucionar una cobertura de modelo incompleta. |
Casos de pruebas basados en requisitos
Genere casos de pruebas a partir de modelos de requisitos del sistema.
Casos de pruebas para código C/C++
Genere casos de pruebas para aumentar la cobertura del código generado y el código C/C++ invocado desde bloques de Simulink® y diagramas de Stateflow®.
Generación de pruebas para modelos que invocan código C.
Requisitos de seguridad
Verifique que su diseño se comporta de acuerdo con requisitos de seguridad definidos formalmente y expresados con MATLAB®, Simulink y Stateflow.
Expresión de requisitos con Simulink.
Simplificación de modelos para la implementación
Una vez que haya validado por completo su modelo de variantes principal, utilice Variant Reducer para generar un modelo reducido destinado a un subconjunto de configuraciones válidas. También se reducirán todos los archivos y dependencias de variables relacionados. Los artefactos reducidos se empaquetarán en una carpeta independiente para permitir su fácil despliegue y uso compartido con clientes y partners.
Creación de un modelo reducido.
Mejoras en los informes de lógica muerta
vea las posibles causas de la lógica muerta en la ventana Results Inspector, incluidos el cortocircuito y la ejecución condicional
Validación de casos de prueba en paralelo
use el cálculo paralelo para validar casos de prueba o contraejemplos
Soporte para elementos de bus
analice modelos de alto nivel que contienen bloques In Bus Element o Out Bus Element
Parámetros específicos de instancia
analice modelos configurados para utilizar parámetros específicos de la instancia en los modelos referenciados
Comprobaciones de errores de diseño de rango de entrada
detecte infracciones del rango de entrada para varios tipos de bloques Lookup Table, bloques Multiport Switch y bloques Trigonometric Function configurados por CORDIC
Justificación de errores de diseño
cree reglas de justificación y filtrado para diseñar comprobaciones de errores tras el análisis en flujos de trabajo iterativos
Consulte las notas de la versión para saber los detalles sobre estas características y las funciones correspondientes.
