Simulink Design Verifier

Validación de requisitos

Compruebe la fidelidad y la integridad de los requisitos modelados antes de comenzar a diseñar.

Detección de errores en tiempo de ejecución y errores de diagnóstico

Antes de ejecutar las simulaciones, puede detectar errores en tiempo de ejecución y de modelado, incluidos errores de desbordamiento de enteros, división por cero, array fuera de límites, valores por debajo de lo normal y punto flotante, así como errores de validez de datos.

Detección de lógica fallida

Identifique objetos en su modelo que no puedan ser activados durante la simulación y ejecución de código generado.

Análisis de cobertura de pruebas incompleta

Aumente y amplíe casos de prueba existentes creados manualmente para solucionar la cobertura de modelos incompleta, y la cobertura del código generado y el código C/C++, llamado desde bloques de Simulink® y diagramas de Stateflow®.

Verificación de requisitos de seguridad formales

Verifique si el diseño se comporta de acuerdo con los requisitos de seguridad definidos formalmente con MATLAB®, Simulink y Stateflow.

Creación de casos de prueba basados en requisitos

Genere casos de prueba a partir de modelos de requisitos del sistema.

Simplificación de modelos para el despliegue

Una vez que haya validado por completo el modelo de variantes principal, utilice Variant Reducer para generar un modelo reducido para un subconjunto de configuraciones válidas. También se reducirán todas las dependencias de variables y archivos relacionadas. Los artefactos reducidos se empaquetarán en una carpeta independiente para permitir un fácil despliegue y compartirlos con clientes y partners.

“El diseño basado en modelos nos permitió analizar requisitos rápidamente, reutilizar diseños de productos anteriores y eliminar errores de codificación manual, así como reducir los tiempos de desarrollo y acortar los plazos para satisfacer las necesidades de nuestros clientes”.

MyoungSuk Ko, LS Automotive