HDL Coder permite realizar diseño de alto nivel para FPGA, SoC y ASIC mediante la generación de código Verilog y VHDL. Puede utilizar el código HDL generado para programación de FPGA, prototipado de ASIC y diseño de producción.
Utilice Mixed-Signal Blockset para modelar un lazo de seguimiento de fase de número entero listo para usar con un preescalador de módulo dual que funciona al rededor de los 4 GHz. Verifique el rendimiento del PLL, incluido el ruido de fase, el tiempo de bloqueo y la frecuencia de funcionamiento.
Allegro Microsystems explica cómo utilizan MATLAB y Simulink para prototipado rápido, verificación basada en UVM simplificada y generación automática de código RTL para circuitos integrados de sensores de señales mixtas.
Mixed-Signal Blockset proporcionan modelos y ejemplos adicionales de sistemas habituales, tales como PLLs, ADCs, SerDes y SMPS, que destacan la integración analógica/digital.
En este ejemplo se muestra cómo personalizar un ADC flash mediante la adición de la probabilidad de metaestabilidad como una deficiencia y cómo medir dicha deficiencia.
Diseñe sistemas mecatrónicos mediante Simscape Electrical. Un actuador electromecánico y un vehículo eléctrico híbrido muestran el valor de la simulación en un proceso de diseño.
Convierta un modelo de actuador mecatrónico a código C y realice simulaciones en una configuración de hardware-in-the-loop. Los parámetros de Simscape se ajustan en tiempo real en la plataforma de destino.
En este ejemplo se muestra cómo un ADC (convertidor analógico-digital) sigma-delta utiliza la modulación sigma-delta para convertir una señal de entrada analógica en una señal de salida digital.
Este curso de un día se centra en la modelización de sistemas en varios dominios físicos y su combinación en un sistema multidominio en el entorno de Simulink mediante Simscape.
Formación de pago
Fase 3: Diseño digital con generación de código HDL
Vea esta guía en vídeo de cinco partes para obtener información sobre el diseño FPGA con MATLAB. Descubra los factores clave que se deben tener en cuenta cuando un algoritmo de procesamiento de señales se implementa en hardware FPGA o ASIC.
Genere código VHDL o Verilog sintetizable e independiente de la plataforma directamente a partir de modelos en punto flotante de precisión simple, doble o media.
Pruebe y verifique diseños para FPGA, ASIC y SoC con HDL Verifier. Verifique RTL con bancos de pruebas en MATLAB o Simulink utilizando cosimulación con simuladores de HDL. Utilice estos bancos de pruebas con placas de desarrollo para verificar las implementaciones de HDL en hardware.
Seleccione un país/idioma para obtener contenido traducido, si está disponible, y ver eventos y ofertas de productos y servicios locales. Según su ubicación geográfica, recomendamos que seleccione: United States.
También puede seleccionar uno de estos países/idiomas:
Cómo obtener el mejor rendimiento
Seleccione China (en idioma chino o inglés) para obtener el mejor rendimiento. Los sitios web de otros países no están optimizados para ser accedidos desde su ubicación geográfica.