HDL Coder

Genere código VHDL y Verilog para diseños de FPGA y ASIC..

HDL Coder genera código Verilog® y VHDL® transferible y sintetizable a partir de funciones de MATLAB®, modelos de Simulink® y gráficos de Stateflow®. El código HDL generado se puede utilizar para la programación de FPGA o el prototipado y el diseño de ASIC.

HDL Coder proporciona un asesor de flujo de trabajo que automatiza la programación de FPGA Xilinx®, Microsemi® e Intel®. Puede controlar la arquitectura HDL y su implementación, resaltar rutas críticas y generar estimaciones de utilización de recursos de hardware. HDL Coder proporciona trazabilidad entre su modelo de Simulink y el código Verilog y VHDL generado, lo que permite la verificación del código para aplicaciones de alta integridad conformes con el estándar DO-254, entre otros.

Comience:

Generación de código HDL

Desarrolle y verifique diseños de hardware con un elevado nivel de abstracción y genere automáticamente código RTL sintetizable destinado a dispositivos FPGA, ASIC o SoC.

Diseño de hardware de alto nivel

Diseñe su subsistema eligiendo entre más de 300 bloques de Simulink, funciones de MATLAB y gráficos de Stateflow preparados para HDL. Simule el comportamiento del hardware de su diseño, explore arquitecturas alternativas y genere VHDL o Verilog sintetizable.

Arquitectura de hardware de un algoritmo de detección de pulsos.

Independiente del proveedor

Genere RTL sintetizable para su uso en diversos flujos de trabajo de implementación y dispositivos FPGA, ASIC y SoC. Reutilice los mismos modelos para la generación de prototipos y de código de producción.

Generación de RTL sintetizable, eficiente e independiente del proveedor que se puede implementar en cualquier dispositivo FPGA, ASIC o SoC.

Código HDL legible y trazable

Cumpla con los estándares de seguridad funcionales tales como DO-254, ISO 26262 e IEC 61508 manteniendo la trazabilidad entre los requisitos, el modelo y HDL. El HDL generado cumple con las reglas estándar en la industria y es legible, por si se efectúan revisiones del código.

Código HDL generado vinculado al modelo de origen y los requisitos.

Predictibilidad del cierre del diseño

Haga posible que los ingenieros de diseño de algoritmos y hardware trabajen juntos en un único entorno, aplicando su experiencia individual sin la brecha comunicativa que existe en los flujos de trabajo tradicionales que se basan en documentos de especificaciones y en RTL codificado a mano.

Desarrollo de hardware más rápido

Consiga una convergencia más eficiente hacia diseños de sistemas de alta calidad mediante la integración del diseño de algoritmos y hardware en un solo entorno. Comprenda cómo puede afectar la implementación de hardware a las restricciones de los algoritmos en una fase temprana de su flujo de trabajo.

Colabore para agregar detalles sobre la implementación de hardware a los algoritmos en una fase temprana del flujo de trabajo.

Diseños más optimizados

Explore una amplia variedad de opciones de arquitectura de hardware y cuantización en punto fijo antes de efectuar la implementación RTL. Las optimizaciones de síntesis de alto nivel se ajustan de manera eficiente con recursos de dispositivos tales como lógica, DSPs y RAMs.

Explore con rapidez una amplia gama de opciones de implementación.

Verificación más temprana

Simule funcionalidad analógica, digital y de software en el nivel del sistema en una fase temprana de su flujo de trabajo y realice una integración continua conforme refina los modelos para su implementación. Gestione conjuntos de pruebas, mida la cobertura de las pruebas y genere componentes para acelerar la verificación de RTL.

Verifique y depure la funcionalidad de alto nivel y genere modelos para la verificación de RTL.

Implementación en FPGA, ASIC y SoC

Realice la implementación en prototipos o hardware de producción. Oriéntese automáticamente a una amplia variedad de dispositivos y placas.

Dispositivos basados en FPGA

Genere RTL que se ajuste de manera eficiente a dispositivos Xilinx, Intel y Microsemi de tipo FPGA y SoC. Ajuste las entradas y salidas a la E/S en el nivel del dispositivo y los registros AXI mediante paquetes de soporte de hardware para las placas de uso habitual, o bien defina su propio diseño de referencia personalizado.

Pruebas de un algoritmo de comunicaciones inalámbricas en una placa prototipo FPGA.

Flujos de trabajo para ASIC

Diseñe y verifique la funcionalidad y la arquitectura de hardware de alto nivel en el contexto de su sistema mixto analógico, digital y de software. A continuación, genere RTL legible y conforme con las reglas que produzca una elevada calidad de resultados (QoR) en hardware ASIC.

Simulación y pruebas en tiempo real

Oriéntese a módulos de E/S FPGA programables desde Speedgoat mediante HDL Workflow Advisor y realice simulaciones mediante Simulink Real-Time™. La generación de código HDL en punto flotante nativo simplifica los flujos de trabajo para el prototipado de alta precisión.

Uso de HDL Workflow Advisor para orientarse a una placa de E/S FPGA Speedgoat.

Aplicaciones destacadas

Diseñe y genere código para aplicaciones de procesamiento de señales y controles que requieran el rendimiento y la eficiencia de hardware digital personalizado.

Comunicaciones inalámbricas

Diseñe algoritmos en el nivel del sistema mediante señales en vivo o capturadas y, a continuación, agregue los detalles de la arquitectura de hardware o reutilice los subsistemas y bloques de LTE HDL Toolbox™. Realice la implementación en plataformas preconfiguradadas de radio definida por software (SDR) o en plataformas de hardware personalizadas.

Implementación de arquitecturas de hardware para algoritmos de comunicaciones inalámbricas.

Control de motores y de potencia

Implemente sistemas de control complejos de baja latencia en hardware FPGA, ASIC o SoC manteniendo la precisión del punto flotante cuando lo necesite. Simule con modelos de planta, realice implementaciones en sistemas prototipo y reutilice los modelos para la implementación en la producción.

Genere HDL a partir de algoritmos de control de motores de punto flotante.

Procesamiento de vídeo e imágenes

Genere RTL eficiente desde bloques y subsistemas de Vision HDL Toolbox™, que modelan las implementaciones de hardware en streaming de algoritmos de procesamiento de visión. Mejore los algoritmos modelando la latencia de las transacciones entre memoria y software con SoC Blockset™.

Bloques para procesamiento de vídeo e imágenes optimizados con HDL.

Modelado de plantas HIL

Realice simulaciones en tiempo real de modelos de planta hardware-in-the-loop (HIL) de Simscape™ complejos que se ejecuten en sistemas FPGA de prototipado rápido de control. Utilice Simscape HDL Workflow Advisor para programar automáticamente módulos de E/S FPGA Speedgoat.

Conversión de un modelo de planta de Simscape para su implementación en una placa de E/S FPGA Speedgoat.

Flujo de trabajo de diseño y verificación

Conectar el diseño de algoritmos con la implementación de hardware no consiste solo en generar código HDL. Conozca las prácticas recomendadas que se utilizan en los flujos de trabajo de prototipado y producción.

Diseñe para el hardware

Desarrolle algoritmos que funcionan de manera eficiente con datos en streaming. Agregue detalles de la arquitectura de hardware con bloques de Simulink, bloques de funciones de MATLAB personalizados y gráficos de Stateflow preparados para HDL.

De punto flotante a punto fijo

La cuantización en punto fijo sacrifica la precisión numérica en aras de la eficiencia de la implementación. Fixed-Point Designer™ ayuda a automatizar y gestionar este proceso, mientras que la generación de código HDL en punto flotante nativo proporciona precisión para operaciones de amplio rango dinámico.

Automatice la cuantización en punto fijo, sintetice mediante punto flotante nativo o utilice una combinación de ambos.

Prototipado y verificación

Aplique un enfoque "shift left" a la verificación para eliminar anticipadamente los errores y asegurarse de que el hardware funciona según lo requerido en el contexto del sistema. Utilice HDL Verifier™ para depurar los prototipos FPGA directamente desde MATLAB y Simulink y para generar componentes con los que acelerar la verificación de RTL.

Verifique la funcionalidad de alto nivel, simule HDL generado en una FPGA conectada a Simulink y genere modelos.

Funcionalidades más recientes

Optimización del bloque MATLAB Function

combinación del uso compartido de recursos y la optimización de canalizaciones de bloques MATLAB Function con otros bloques de Simulink.

Asignación de UltraRAM en Xilinx

asignación de bloques HDL RAM a recursos de memoria UltraRAM en dispositivos Xilinx admitidos.

Punto flotante nativo en bloques MATLAB Function

generación de código HDL en punto flotante independiente de la plataforma a partir de bloques de MATLAB personalizados dentro de Simulink.

Arquitectura matemática en punto fijo: uso de la arquitectura ShiftAdd para generar implementaciones más precisas y con mayor frecuencia de división y recíproco.

Reducción jerárquica optimizada: streaming y uso compartido de recursos al generar código HDL no jerárquico para reducir el número de archivos generados.

Consulte las notas de la versión para obtener detalles sobre estas características y las funciones correspondientes.

Diseño FPGA con MATLAB

Vea esta guía en vídeo de cinco partes para obtener información sobre el diseño FPGA con MATLAB. Descubra los factores clave que se deben tener en cuenta a la hora de orientar un algoritmo de procesamiento de señales a hardware FPGA o ASIC.

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