SoC Zynq y FPGA de AMD

Modele, verifique y programe algoritmos en dispositivos de AMD

Personal experto y profesionales de ingeniería de hardware utilizan MATLAB y Simulink a fin de desarrollar aplicaciones prototipo y de producción para desplegarlas en FPGA, SoC Zynq^® 7000, RFSoC/MPSoC Zynq UltraScale+ y SoC adaptativo Versal^® de AMD^®.

Con MATLAB y Simulink, puede:

Modelar la arquitectura de hardware en el nivel de sistema
Programar FPGA o SoC sin necesidad de escribir código
Simular y depurar FPGA o SoC con productos de MATLAB y Simulink
Generar código C y HDL de producción para integración de FPGA o SoC

"Tenemos mucha experiencia en nuestro dominio, pero muy poca en la integración de FPGA. Con Simulink y HDL Coder, podemos centrarnos más en diseñar algoritmos inteligentes para nuestro producto que en cómo ejecutar esos algoritmos en un FPGA específico”.

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Diseño de sistemas de infraestructura inalámbrica: de 3G a 5G y más allá

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Uso de MATLAB con SoC Zynq y FPGA de AMD

Control más rápido y preciso de motores eléctricos de reluctancia conmutada con SoC Zynq

Diseño e implementación de un sistema inalámbrico digital en una plataforma Zynq SDR utilizando MATLAB y Simulink

Modelado y simulación

Simulink para el diseño basado en modelos ayuda a reducir el tiempo de desarrollo para aplicaciones de SoC Zynq y FPGA de AMD mediante el modelado de la implementación de hardware a un alto nivel y la simulación en el contexto del sistema. Además, puede cuantificar en punto fijo (30:45) para lograr un uso más eficiente del recurso o generar HDL en punto flotante nativo (9:19) sintetizable para programar FPGA con más facilidad.

HDL Coder genera VHDL^® o Verilog^® sintetizable directamente desde bloques de función de Simulink y MATLAB compatibles con HDL para aplicaciones tales como procesamiento de señales, comunicaciones inalámbricas, sistemas de control de motores y potencia, y procesamiento de imágenes y vídeos.

AMD Vitis Model Composer agrega bloques específicos de AMD a Simulink para simular en nivel de sistema y desplegar en hardware. Permite integrar bloques de Model Composer con bloques nativos de Simulink para generar código HDL.

SoC Blockset permite analizar el rendimiento de la interacción entre hardware y software para dispositivos RFSoC y MPSoC Zynq UltraScale+, incluido el uso de memoria y los efectos de la planificación/SO.

Modelado y simulación — Combine operaciones en punto flotante y en punto fijo en un mismo diseño. Esta operación trigonométrica se implementa en punto flotante utilizando recursos estándar de FPGA de AMD.

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Prototipo de una aplicación inalámbrica ejecutada en una plataforma de radio definida con software SoC Zynq de AMD con análisis en tiempo real en MATLAB y Simulink.

Prototipado en plataformas basadas en FPGA y SoC Zynq

Para comenzar con el prototipado, puede descargar paquetes de soporte para usar las plataformas de evaluación preconfiguradas basadas en FPGA y SoC Zynq de AMD como destino, para radio definida por software over-the-air en tiempo real, sistemas de control de motores de BLDC, procesamiento de imágenes y vídeos con entrada de cámara en vivo o procesamiento de inferencia de Deep Learning. HDL Coder proporciona los pasos necesarios para programar FPGA o SoC directamente desde Simulink sin necesidad de escribir código HDL.

Puede elegir entre varias técnicas para depurar el prototipo FPGA directamente desde MATLAB y Simulink. Puede insertar IP para leer o escribir en registros AXI (5:40) y transferir archivos de señales o imágenes de gran tamaño entre MATLAB y ubicaciones de memoria interna, capturar datos desde señales internas a FPGA para analizarlos en MATLAB o probar su algoritmo en un kit de evaluación que ejecuta FPGA-in-the-loop (2:52) con el banco de pruebas de MATLAB o Simulink.

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Generación de código HDL y núcleos IP para la integración de producción

La mayoría de los bloques que admiten la generación de código HDL incluyen propiedades del bloque HDL que permiten especificar opciones de implementación de hardware personalizadas, tales como la inserción de tareas en cadena, el uso compartido de recursos y la asignación de RAM. Los parámetros de configuración de generación de código HDL permiten personalizar de manera conjunta las optimizaciones, los estilos de reinicio, las habilitaciones de reloj, las convenciones de nomenclatura y mucho más. Además de poder diseñar arquitecturas de implementación en Simulink, también puede controlar la optimización de velocidad y área para dispositivos SoC Zynq y FPGA de AMD.

Puede generar RTL sintetizable y legible para integración con contenido no algorítmico en Vivado^®. Si instala HDL Coder Support Package for Zynq, podrá generar una envoltura del núcleo PI que utilice diversos protocolos AXI para la comunicación con el procesador Arm^® y otra PI de dispositivos. Puede utilizar el paquete de soporte de Embedded Coder para Zynq en el proceso de generación de software de controladores y aplicaciones para programar el procesador de aplicaciones Arm.

Informes de HDL y núcleos IP generados. El informe de generación de núcleo IP muestra las E/S de diseños mapeadas a los registros y protocolos AXI.

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Defina un diseño de referencia personalizado con un marcador de posición con E/S mapeada en el que pueda generar HDL.

Ampliación del soporte de la plataforma de destino

Si desea realizar una implementación en una plataforma basada en FPGA o SoC no incluida en el paquete de soporte que MathWorks suministra, puede crear o descargar un diseño de referencia y conectarlo a HDL Coder. Puede desarrollar el diseño de referencia utilizando SoC Blockset o Vivado. Los diseños de referencia para plataformas basadas en FPGA o SoC de AMD de proveedores como Analog Devices^®, Avnet^®, Speedgoat y Trenz Electronics están disponibles en File Exchange.